Parallelization of a Quantum-Classic Hybrid Model For Nanoscale Semiconductor Devices

• Salas, Oscar ^[1] ; Lanucara, Piero ^[2] ; Pietra, Paola ^[3] ; Rovida, Sergio ^[3] ; Sacchi, Giovanni ^[3]
  1. [1] Universidad Nacional de Costa Rica

     Universidad Nacional de Costa Rica

     Heredia, Costa Rica

     
  2. [2] Consortium for the Applications of Super-Computing for Universities and Research
  3. [3] Institute of Applied Mathematics and Information Technologies

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• Localización: Revista de Matemática: Teoría y Aplicaciones, ISSN 2215-3373, ISSN-e 2215-3373, Vol. 18, Nº. 2, 2011, págs. 231-248
• Idioma: inglés
• DOI: 10.15517/rmta.v18i2.2096
• Títulos paralelos:
  • Paralelización del modelo Híbrido Clásico-Cuántico para un Dispositivo Semiconductor Mosfet Nanométrico
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• Resumen
  • español

    El transformar un software secuencial en uno paralelo, es costoso y difícil, lo cual constituye solo dos de los muchos obstáculos técnicos y económicos que se tienen que enfrentar cuando se desea hacer uso de sistemas HPC. En este trabajo investigamos la posibilidad de mejorar de forma rápida y eficiente el desempeño de un código numérico secuencial que se encarga de realizar la simulación del comportamiento y transporte de un flujo de electrones en un dispositivo semiconductor MOSFET doble puerta y de escala nanométrico. Se  introduce el modelo Drift-Diffusion- Schrödinger-Poisson (DDSP) y se estudia una estrategia de paralelización rápida del procedimiento numérico, óptimo específicamente para arquitecturas a memoria compartida.

  • English

    The expensive reengineering of the sequential software and the difficult parallel programming are two of the many technical and economic obstacles to the wide use of HPC. We investigate the chance to improve in a rapid way the performance of a numerical serial code for the simulation of the transport of a charged carriers in a Double-Gate MOSFET. We introduce the Drift-Diffusion-Schrödinger-Poisson (DDSP) model and we study a rapid parallelization strategy of the numerical procedure on shared memory architectures.

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