Resumen de Verificación Funcional de sistemas digitales descritos en HDL mediante ambientes UVM basado en agentes

Miguel Alemán Flores , Salvador Mendoza Acevedo, Luz Noé Oliva Moreno

• español

  Actualmente, la creciente demanda de circuitos integrados (chips) está generando una necesidad cada vez mayor de profesionales especializados en el diseño de estos componentes. Las industrias, como la automotriz y la informática móvil, no solo están requiriendo un mayor número de chips, sino que también enfrentan una expansión en las aplicaciones que requieren estos circuitos. Esto incluye desde microprocesadores avanzados hasta sistemas embebidos complejos, que requieren el uso de Lenguajes de Descripción de Hardware (HDL) a nivel de Transferencia de Registros (RTL) y expertos en verificación. La verificación funcional se vuelve crucial para asegurar que los sistemas diseñados cumplan con los requisitos especificados en las propuestas de los clientes. Para llevar a cabo esta verificación, se emplea la Metodología Universal de Verificación (UVM), una metodología estandarizada que facilita la creación de entornos de verificación modulares, mantenibles, escalables y reutilizables. Este trabajo propone la aplicación de UVM en la creación de entornos de verificación basados en agentes, lo que garantiza una alta modularidad, capacidad de expansión y reutilización, mejorando la efectividad de la verificación y permitiendo una rápida detección de errores en el diseño.

• English

  Currently, the increasing demand for integrated circuits (chips) is creating a growing need for professionals specialized in their design. Industries such as automotive and mobile computing are not only requiring a greater number of chips but are also facing an expansion in the applications that need these circuits. This includes advanced microprocessors and complex embedded systems, which require the use of Hardware Description Languages (HDL) at the Register Transfer Level (RTL) and verification experts. Functional verification becomes crucial to ensure that the designed systems meet the requirements specified in client proposals. To perform this verification, the Universal Verification Methodology (UVM) is employed—a standardized methodology that facilitates the creation of modular, maintainable, scalable, and reusable verification environments. This work proposes applying UVM to create agent-based verification environments, ensuring high modularity, expandability, and reusability, thereby improving verification effectiveness and enabling rapid detection of design errors.