Testabilidad por corriente de defectos puente en celdas de registros "scan path"

Autores: Rosa Rodríguez Montañes, Joan Figueras Pamies , Antonio Rubio
Localización: VII Congreso de Diseño de Circuitos Integrados: 3, 4 y 5 de noviembre de 1992, Toledo, España : actas, 1992, págs. 293-298
Idioma: español
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Resumen
- En el trabajo se analiza el comportamiento de una celda de scan path en presencia de defectos tipo puente. La lista de defectos considerada ha sido extraida mediante un análisis de fallos inductivo (IFA) sobre el layout de la estructura. Para la detección de los defectos se han aplicado dos métodos diferentes. El primero ha sido un test basado en la comprobación del buen funcionamiento lógico del circuito (test de voltaje) mientras el segundo ha sido un test basado en la medida del consumo de corriente quiescente (test de corriente Iddq). El simulador utilizado ha sido HSPICE. La cobertura del test por corriente ha sido del 92% en el caso de puentes con resistencia nula para ir aumentando hasta el 100% a partir de resistencias mayores de 2KΩs. El 8% restante queda cubierto por el test lógico. Sin embargo, el test lógico ha sido notablemente ineficiente a la hora de detectar puentes altamente resistivos.